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技術(shù)文章|高速DAC JESD204接口接收機(jī)物理層壓力測(cè)試(上)

摘要:本文針對(duì) 5G/6G 與雷達(dá)等場(chǎng)景下高速 DAC 的 JESD204C/D 接口測(cè)試難題,分析其物理層挑戰(zhàn),結(jié)合中星聯(lián)華 SL3000 誤碼儀優(yōu)勢(shì),闡述含抖動(dòng)注入的壓力測(cè)試方案,為國(guó)產(chǎn) DAC 可靠性驗(yàn)證提供實(shí)踐方法。

  ICC訊   隨著無(wú)線通信向5G/6G演進(jìn)以及雷達(dá)系統(tǒng)向?qū)拵Ф嗄0l(fā)展,高速數(shù)模轉(zhuǎn)換器(DAC)的采樣率已突破GSPS量級(jí),數(shù)據(jù)接口從傳統(tǒng)的并行LVDS全面轉(zhuǎn)向高速串行JESD204B/C/D標(biāo)準(zhǔn)。在雷達(dá),電子偵察(ESM)與干擾吊艙中,寬帶接收機(jī)前端的 ADC/DAC 會(huì)在極惡劣的信噪比(SNR)下工作。伴隨半導(dǎo)體發(fā)熱以及無(wú)界熱噪聲會(huì)嚴(yán)重污染基帶高速數(shù)據(jù)接口,傳統(tǒng)的“連通性”測(cè)試已無(wú)法滿(mǎn)足高可靠性芯片的設(shè)計(jì)需求,必須引入包含抖動(dòng)注入(Jitter Injection)的壓力測(cè)試(Stress Test)來(lái)摸底芯片的物理層余量。

  本文深入探討了JESD204C/D標(biāo)準(zhǔn)的物理層特性,結(jié)合中星聯(lián)華科技SL3000系列誤碼儀的五大核心優(yōu)勢(shì)——高級(jí)抖動(dòng)注入、通道間相位微調(diào)、高級(jí)自定義碼型支持,0.5G-32G連續(xù)速率覆蓋,以及信號(hào)完整性損傷板模擬真實(shí)惡劣環(huán)境, 插損板模擬標(biāo)準(zhǔn)要求的MR/LR插損場(chǎng)景,詳細(xì)闡述了如何構(gòu)建高保真的DAC接收機(jī)壓力測(cè)試環(huán)境。文章重點(diǎn)分析了如何利用PJ注入模擬電源噪聲與系統(tǒng)干擾,徹底評(píng)估DAC的時(shí)鐘恢復(fù)(CDR)魯棒性及最終的模擬輸出性能,為提升國(guó)產(chǎn)高端DAC芯片的產(chǎn)品化可靠性提供實(shí)踐指導(dǎo)。

圖1 SL3000系列誤碼儀

  一、 高速數(shù)據(jù)轉(zhuǎn)換器接口的演進(jìn)與挑戰(zhàn)

  1.1. 從LVDS到JESD204C/D的跨越

  在過(guò)去十年中,數(shù)據(jù)轉(zhuǎn)換器(ADC/DAC)的分辨率和采樣率呈指數(shù)級(jí)增長(zhǎng)。采用傳統(tǒng)的并行CMOS或LVDS接口,意味著需要數(shù)百個(gè)I/O引腳,這在PCB布線密度、封裝成本以及通道間時(shí)序?qū)R(Skew)方面都是不可接受的。

  JEDEC固態(tài)技術(shù)協(xié)會(huì)推出的JESD204標(biāo)準(zhǔn)旨在解決這一瓶頸。

  JESD204B:引入了確定性延遲(Deterministic Latency),通過(guò)Subclass 1(基于SYSREF)實(shí)現(xiàn)多芯片同步,最高速率達(dá)到12.5 Gbps,采用8b/10b編碼。

 JESD204C:為了提高傳輸效率,引入了64b/66b編碼,降低了編碼開(kāi)銷(xiāo)(從20%降至3%),單通道速率提升至32 Gbps。物理層定義了從Class A到Class C的多種類(lèi)別,以適應(yīng)不同長(zhǎng)度的信道損耗。

圖2 典型DAC和FPGA的應(yīng)用框圖實(shí)例


圖3 JESD要求的不同速率

 1.2. 高速DAC接收機(jī)(RX)面臨的物理層測(cè)試挑戰(zhàn)

  在JESD204鏈路中,DAC芯片充當(dāng)接收機(jī)(RX)的角色,F(xiàn)PGA或ASIC充當(dāng)發(fā)射機(jī)(TX)。隨著速率邁向32 Gbps,物理層面臨信號(hào)完整性的挑戰(zhàn):

  信道損耗(Insertion Loss):PCB走線在高頻下的介質(zhì)損耗和集膚效應(yīng)導(dǎo)致信號(hào)眼圖閉合。DAC接收端必須具備強(qiáng)大的連續(xù)時(shí)間線性均衡(CTLE)和判決反饋均衡(DFE)能力。

  抖動(dòng)(Jitter):在數(shù)十Gbps速率下,單位間隔(UI)僅為30ps左右。來(lái)自參考時(shí)鐘的相位噪聲、電源紋波引入的周期性抖動(dòng)(PJ)、以及熱噪聲引入的隨機(jī)抖動(dòng)(RJ),都會(huì)壓縮采樣窗口,導(dǎo)致誤碼。

  失真和噪聲:在超過(guò)25Gbps的串?dāng)_和噪聲更加嚴(yán)重,影響RX接收機(jī)的余量。

  傳統(tǒng)的“完美眼圖”測(cè)試無(wú)法體現(xiàn)電子戰(zhàn)設(shè)備在干擾壓制下的魯棒性,僅在理想條件下測(cè)試DAC“能工作”是遠(yuǎn)遠(yuǎn)不夠的。標(biāo)準(zhǔn)要求必須在測(cè)試階段引入壓力測(cè)試,人為惡化輸入信號(hào)質(zhì)量,探測(cè)芯片在極限條件下的生存能力(余量)。

 二、 JESD204C/D 物理層接收機(jī)測(cè)試

  2.1. 接收機(jī)抖動(dòng)容限(Jitter Tolerance, JTOL)測(cè)試

  DAC內(nèi)部集成了時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路,用于從高速串行流中提取采樣時(shí)鐘。CDR本質(zhì)上是一個(gè)低通濾波器,它能跟蹤低頻抖動(dòng),但無(wú)法跟蹤高頻抖動(dòng)。如果在CDR帶寬之外存在過(guò)大的抖動(dòng),就會(huì)導(dǎo)致采樣錯(cuò)誤,進(jìn)而不僅產(chǎn)生數(shù)字誤碼。

 SL3000應(yīng)用方案:

  ● 測(cè)試搭建:將SL3000的PPG輸出連接至DAC的JESD輸入端。DAC配置為通過(guò)SPI/I2C讀取內(nèi)部誤碼計(jì)數(shù)器(Error Counter),或?qū)⒔鈳蟮臄?shù)據(jù)環(huán)回至BERT的ED(若支持)。

  ● 基準(zhǔn)測(cè)試:設(shè)置目標(biāo)速率(如12.5 Gbps),不加抖動(dòng),調(diào)整SL3000的輸出擺幅和預(yù)加重,確保DAC無(wú)誤碼鎖定。

  ● 高級(jí)抖動(dòng)注入(關(guān)鍵步驟):

  ■ 利用SL3000的抖動(dòng)注入功,掃描SJ和PJ頻率,從1KHz級(jí)別一直掃描至40MHz。

  ■  通過(guò)觀察DAC在哪個(gè)抖動(dòng)頻率下開(kāi)始出現(xiàn)誤碼或失鎖,可以精確反推DAC內(nèi)部CDR的環(huán)路帶寬。SL3000支持的高頻PJ注入能力在此處無(wú)可替代,因?yàn)楹芏嚯娫丛肼暫蜁r(shí)鐘耦合干擾harmonics恰好落在10MHz-40MHz區(qū)間。

 2.2. 接收機(jī)均衡能力與眼圖靈敏度測(cè)試

  JESD204C定義了不同等級(jí)的信道損耗(如Class C-R支持高損耗)。DAC接收端必須通過(guò)CTLE/DFE張開(kāi)閉合的眼圖。

 SL3000應(yīng)用方案:

  ● 最小輸入幅度測(cè)試:利用SL3000輸出幅度的連續(xù)可調(diào)特性,逐漸降低差分?jǐn)[幅(例如從800mV降至200mV),測(cè)試DAC的輸入靈敏度。

  ● 模擬長(zhǎng)信道:在SL3000與DAC之間串入不同長(zhǎng)度的ISI插損板,迫使DAC內(nèi)部的CTLE/DFE全速工作。

  通過(guò)上述測(cè)試方法,可以對(duì)DAC接收機(jī)在抖動(dòng)、信道損耗及輸入幅度等多維條件下的性能進(jìn)行系統(tǒng)性驗(yàn)證,從而全面評(píng)估其物理層設(shè)計(jì)的魯棒性與性能余量。

  在實(shí)際工程中,這類(lèi)測(cè)試不僅需要覆蓋寬頻段抖動(dòng)掃描、多種信道損耗條件,還涉及復(fù)雜的信號(hào)質(zhì)量調(diào)控與環(huán)境模擬,對(duì)測(cè)試系統(tǒng)的能力提出了極高要求。

  圍繞上述測(cè)試需求,下篇我們將針對(duì)JESD204C/D DAC測(cè)試中的關(guān)鍵需求,詳述中星聯(lián)華SL3000系列誤碼儀測(cè)試方法的工程實(shí)現(xiàn)與實(shí)例,剖析SL3000系列為何會(huì)成為JESD204C/D DAC測(cè)試的理想平臺(tái)。


精彩預(yù)告

  后續(xù)將針對(duì)JESD204C/D DAC測(cè)試中的關(guān)鍵需求,詳述中星聯(lián)華SL3000系列誤碼儀測(cè)試方法的工程實(shí)現(xiàn)與實(shí)例。

  END

  中星聯(lián)華科技(Sinolink Technologies)成立于2009年,長(zhǎng)期從事高頻率、高速率、大帶寬、寬頻帶測(cè)試測(cè)量技術(shù)研發(fā),為衛(wèi)星通信、雷達(dá)、復(fù)雜電磁環(huán)境等傳統(tǒng)應(yīng)用領(lǐng)域及5G移動(dòng)通信、高速互連等新興行業(yè)提供穩(wěn)定可靠、性能卓越的專(zhuān)屬測(cè)試測(cè)量工具。

  聚焦成就專(zhuān)業(yè),創(chuàng)新服務(wù)應(yīng)用。深度理解行業(yè)應(yīng)用,依托傳統(tǒng)測(cè)試測(cè)量理論和技術(shù),協(xié)同行業(yè)領(lǐng)軍精英共同致力于改善測(cè)試工具的實(shí)用性、便捷性和經(jīng)濟(jì)性,幫助工程師將更多時(shí)間與精力投入到研發(fā)、生產(chǎn)的本身。以創(chuàng)新測(cè)試工具加速相關(guān)領(lǐng)域技術(shù)發(fā)展,推動(dòng)所服務(wù)行業(yè)的迭代更新,為人類(lèi)文明進(jìn)步增磚添瓦。

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