ISSCC2026：相干技術——Marvell基于5nm的低延時2*800Gbps coherent lite收發(fā)器

  ICC訊   目前，數(shù)據(jù)中心中主要采用IMDD技術，而相干互聯(lián)則用于區(qū)域連接，如圖所示。隨著傳輸距離和鏈路速度增加，IMDD性能會達到極限，傳統(tǒng)相干解決方案在較短距離內(nèi)會變得極其不節(jié)能。

  Marvell提出相干解決方案結(jié)合IMDD 和相干技術的優(yōu)點，以 400Gb/s 波長速率采用 DP-16QAM實現(xiàn)低延遲且節(jié)能的 2-40km傳輸。通過利用 O 波段中色散與光衰減之間的有利平衡來限制DSP均衡的復雜度，實現(xiàn)比傳統(tǒng)相干系統(tǒng)低 10 倍以上的延遲，且功效提高 2 倍。

  該收發(fā)器集成軟件可配置的高擺幅光調(diào)制器驅(qū)動器，降低模塊功耗和組件數(shù)量。兩通道在單個芯片上合并，實現(xiàn)800Gb/s總數(shù)據(jù)速率，適用于400G/800G/1.6T 可插拔模塊。

  該器件采用 5nm Finfet工藝制造。一個時鐘部分（CLK）驅(qū)動四個線路發(fā)射器（LTX）或線路接收器（LRX）通道，以四線配置方式工作。DP-16QAM 的調(diào)制和解調(diào)均在光域內(nèi)完成，基于高度集成的硅光器件。在 LRX 路徑中，外部跨阻放大器（TIAs）提供低噪聲放大并最大限度地提高接收機靈敏度。

  LTX架構(gòu)如下所示。

  鎖相環(huán)生成 31.25GHz 半速率時鐘，每通道的相位插值器（PI）輸出時鐘分布在四個通道（XI、XQ、YI、YQ）上。為了確保相干調(diào)制所需的同步，偏移對準校準系統(tǒng)通過操作 PI 來補償芯片內(nèi)和芯片外的偏移。

  TX DSP 包括卷積交織和內(nèi)部 FEC 編碼。XI、XQ、YI、YQ 數(shù)據(jù)流由 DP-16QAM 映射器和導頻符號插入生成。7 線程FIR 濾波器可實現(xiàn)信號均衡并減輕反射偽影。

  來自 DSP 的 7b × 64 數(shù)據(jù)流執(zhí)行 64：1 并串轉(zhuǎn)換，全速預驅(qū)動器將信號傳遞給基于 7b DAC驅(qū)動器，以 PAM4傳輸數(shù)據(jù)。

  為解決時鐘分配的失真問題，采用占空比校正（DCC）機制。通過局部自動電壓調(diào)節(jié)（AVS），動態(tài)調(diào)整供電電壓水平，實現(xiàn)電源效率和PVT下的優(yōu)化抖動性能。

  為了提高偽差分數(shù)模轉(zhuǎn)換器（DAC）驅(qū)動器的功率效率，選擇類 AB 架構(gòu)，將推挽電流引入差分終端。在 DAC 的每個位內(nèi)部使用的基于 AC 耦合的電平轉(zhuǎn)換器和差分鎖存器的組合，能夠在高頻下實現(xiàn)一致性能，并具有抗漂移效應的能力。雙共源共柵結(jié)構(gòu)提供低阻抗，擴展帶寬，使 DAC 避免高壓波動。

  DAC 驅(qū)動器連接到差分終端（RTERM）和 TCOIL。RTERM 可重新配置以優(yōu)化性能，與各種MZM設計相匹配，例如，向 66ohm差分負載提供 4Vppd 信號，也可以作為標準（STD）驅(qū)動器使用，向 100ohm負載提供 1Vppd 信號。前者集成電路直接驅(qū)動硅光MZM 調(diào)制器。后者需要在模塊級別添加外部高擺幅驅(qū)動器，這會降低整體效率。

  LRX架構(gòu)如下所示，使用 8/7 倍采樣比率和半速率 35.7GHz 時鐘運行，其設計可實現(xiàn)高達 30GHz，SNDR超過32dB。

  外部 TIA 將電流轉(zhuǎn)換為電壓，驅(qū)動模擬前端，內(nèi)部100ohm終端直接以直流方式與輸入引腳相連，VGA 輸入則采用交流耦合方式。

  VGA采用單級基于 PMOS 的 CML 放大器實現(xiàn)，利用可編程 MOS 晶體管進行電阻衰減。通過交叉耦合并采用電感峰值技術實現(xiàn)帶寬擴展。增益可在-2.5dB 至 6dB 之間進行編程。

  71.4GS/s 的 7b ADC，采用基于部分循環(huán)展開的 SAR 結(jié)構(gòu)的 64 路時間交錯架構(gòu)。采用分層方案，其中 8 路跟蹤和保持單元各自為 8 個子 ADC 提供輸入。

  RX DSP實現(xiàn)一種低功耗架構(gòu)，適用于低延遲相干-lite 模塊。MIMO均衡器能夠應對帶寬和光纖色散效應，以及載波和偏振旋轉(zhuǎn)，以具有 8/7 倍采樣輸入和符號速率輸出的多相濾波器實現(xiàn)。這種架構(gòu)適用于色散容限要求較低的 O 波段設計，并且與相干數(shù)字信號處理器（DSP）相比，具有更低的延遲、更好的抗偏移、增益和四個輸入通道之間的正交相位不平衡的免疫力，以及更低的功耗。采用高性能、低功耗和低延遲的前向糾錯（FEC）解碼器來恢復傳輸比特。FEC 將內(nèi)層的 BCH(126，110) 碼與外層的 RS(544，514) 碼進行組合，適用于符合 IEEE 802.3 標準的芯片到模塊（C2M）接口。在 TX 或 RX 路徑中，內(nèi)層碼的添加不會終止 RS 碼，以最大程度減少延遲。從 ADC 輸出到 FEC 解碼器輸入的延遲為 20ns。

  下圖展示5nm FinFET 封裝芯片。在主機側(cè)，具有 8×100Gb/s 的 PAM4 發(fā)送和接收通道，在線路側(cè)具有 2×400Gb/s 的相干光通道。

  下圖展示LTX 通道在標準模式和 SiPho 模式下的 125Gb/s PAM4 眼圖，經(jīng)過處理后的信噪比/帶寬分別為 30.8dB/31GHz 和 28dB/35GHz，TX 路徑的隨機抖動測量值均為 120fsrms。

  下圖展示LRX 通道在 -1dB FS 信號下的 THD、SNR 和 SNDR 與頻率的關系。

  進行電氣和光路回路測量，LTX到LRX 發(fā)送信號，在 1.6T OSFP-XD 模塊中運行，在 40km SMF無光放情況下測量X和Y偏振的DP-16QAM星座圖。在信道編碼器解碼器的輸入端，實現(xiàn)低于 5e-4 的誤碼率，與 1e-2閾值相比具有較大的裕度。整個往返延遲（包括 C2M 接口）為 3us。

  該設備展示能夠容忍通道之間較大偏差，（例如高達 3dB的發(fā)射機 I-Q 增益不平衡，遠高于400ZR 中的 1dB規(guī)格，高達1MHz激光線寬，400ZR要求為 500kHz），從而能夠集成低成本DFB 激光器，提高模塊產(chǎn)量并降低成本，使其能夠與 IMDD 設計競爭。

  與采用相干技術的最新完整收發(fā)器的比較。所提出的相干-lite 收發(fā)器的模擬功效是目前最先進的傳統(tǒng)相干系統(tǒng)的2倍，是首個能夠?qū)崿F(xiàn)與硅光 MZM 相兼容的大擺幅驅(qū)動器集成的器件。

  參考文獻【1】A 2-Channel 800Gb/s Transceiver for Coherent-Lite Applications with<300ns Latency in 5nm FinFET Marco Sosio1, Claudio Nani1, Enrico Monaco1, Nicola Ghittori1, Domenico Albano1, Alessio Di Pasquo1, Alessandro Bosi1, Travis Lovitt2, Gabriele Gira1,   Fulvio Martinelli1, Victor Karam2, Devrishi Khanna2, Mehdi N. Khiarak2, Sasan Cyrusian3, Mehdi Davoodi3, Marco Garampazzi1, Nimesh N. Miral1, Fabio Giunco1,   Ivan Fabiano1, Nicola Codega1, Claudio Asero1, Daniel L. Herbas1, Enrico Temporiti1, Shawn Scouten2, Kishore Kota3, Yang Fu4, Ruibin Jin3, Josef Mueller4,   Michael Leung3, Arash Farhoodfar4, Stephen Jantzi3, Ken Chang4 1Marvell